Diseño de una arquitectura de codificación/decodificación de acuerdo al estándar de encriptación AES
El presente trabajo consiste en el diseño de un circuito digital para codificación y decodificación del algoritmo de encriptación AES (Advanced Encryption Standard) 1 para la implementación en FPGA de tecnología 90 nm como el Cyclone II y Virtex IV de las compañías Altera y Xilinx respectivamente. E...
| Main Author: | |
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| Other Authors: | |
| Format: | Others |
| Language: | Spanish |
| Published: |
Pontificia Universidad Católica del Perú
2020
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| Subjects: | |
| Online Access: | http://hdl.handle.net/20.500.12404/17652 |