Estimativa de capacitâncias e consumo de potência em circuitos combinacionais CMOS no nível lógico
Esta tese propõe o desenvolvimento de um método de estimativa de capacitâncias e de potência consumida nos circuitos combinacionais CMOS, no nível de portas lógicas. O objetivo do método é fazer uma previsão do consumo de potência do circuito na fase de projeto lógico, o que permitirá a aplicação de...
| Main Author: | |
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| Other Authors: | |
| Format: | Others |
| Language: | Portuguese |
| Published: |
2007
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| Subjects: | |
| Online Access: | http://hdl.handle.net/10183/3431 |