Implementação do algoritmo AES em hardware reconfigurável - FPGA.

• Main Author: SAAD, Maurício Wurthmann
• Language: Portuguese
• Published: 2010
• Online Access: http://repositorio.unifei.edu.br/xmlui/handle/123456789/1423

Submitted by Lizziane Tejo Mendonça ([e-mail]) on 2018-06-28T14:24:18Z No. of bitstreams: 1 dissertacao_0038054.pdf: 2525359 bytes, checksum: c6fed731e6f80afeebc60db196b2714d (MD5) === Made available in DSpace on 2018-06-28T14:24:18Z (GMT). No. of bitstreams: 1 dissertacao_0038054.pdf: 2525359 bytes, checksum: c6fed731e6f80afeebc60db196b2714d (MD5) Previous issue date: 2010-12 === Neste projeto de pesquisa realizou-se a implementação do algoritmo criptográfico AES em hardware reconfigurável, utilizando-se da linguagem de programação VHDL. Inicialmente, o modelo VHDL de todas as funções constituintes foram desenvolvidas e posteriormente sintetizadas no componente EP2C20F484C7 da família Cyclone II da Altera. A seguir o algoritmo de criptografia AES, tendo uma chave de 128 bits, foi implementado e validado via simulação. Como última etapa de desenvolvimento foram gerados códigos parametrizados que possibilitam ao usuário definir se o modelo criptográfico irá operar com chaves de 128, 192 ou 256 bits.