Realisierung eines Verilog/VHDL Codegenerators fuer graphisch erfasste Finite State Machines

Realisierung eines Verilog/VHDL Codegenerators fuer graphisch erfasste Finite State Machines

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Es wurden verschieden Kodierungsarten fuer FSMs untersucht, schwerpunktmaessig Gray Code und andere Arten der hazardfreien Kodierung. Ein spezieller Kodierungsalgorithmus zur hazardfreien Kodierung wurde entwickelt und in eine Entwurfsumgebung implementiert. Ein weitere Schwerpunkt der Arbeit sind C...

Full description

Bibliographic Details
Main Author: Roy, Diana
Other Authors: TU Chemnitz, Fakultät für Informatik
Format: Dissertation
Language:deu
Published: Universitätsbibliothek Chemnitz 1997
Subjects:
Gray Code
Kodierung
Verilog
FSM
ASIC
ddc:004
VHDL
Beschreibungssprache
Online Access:http://nbn-resolving.de/urn:nbn:de:bsz:ch1-199700155
http://nbn-resolving.de/urn:nbn:de:bsz:ch1-199700155
http://www.qucosa.de/fileadmin/data/qucosa/documents/4055/dipl.pdf
http://www.qucosa.de/fileadmin/data/qucosa/documents/4055/dipl.dvi
http://www.qucosa.de/fileadmin/data/qucosa/documents/4055/19970015.txt

Internet

http://nbn-resolving.de/urn:nbn:de:bsz:ch1-199700155
http://nbn-resolving.de/urn:nbn:de:bsz:ch1-199700155
http://www.qucosa.de/fileadmin/data/qucosa/documents/4055/dipl.pdf
http://www.qucosa.de/fileadmin/data/qucosa/documents/4055/dipl.dvi
http://www.qucosa.de/fileadmin/data/qucosa/documents/4055/19970015.txt

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