Evaluation des futures technologies CMOS (<50nm) au niveau circuit

• Main Author: Sellier, Manuel
• Language: FRE
• Published: Université de Provence - Aix-Marseille I 2008
• Subjects: [SPI:NANO] Engineering Sciences/Micro and nanotechnologies/Microelectronics; SRAM; FDSOI; variabilité; résistance d'interconnection; longueur critique
• Online Access: http://tel.archives-ouvertes.fr/tel-00631246; http://tel.archives-ouvertes.fr/docs/00/63/12/46/PDF/thA_se_avec_perspectives_3.pdf

L'objectif de cette étude est de fournir des éléments d'évaluation des futures technologies CMOS au niveau circuit. Dans ce but, des kits de conception prédictifs sont élaborés. Ces kits reposent sur la modélisation prédictive des futurs dispositifs et des interconnexions, ainsi que sur le paramétrage des outils nécessaires au déroulement d'un flot digital dans le cadre de futures technologies. Les résultats des évaluations réalisées grâce à ces kits mettent en évidence une augmentation drastique des délais d'interconnexion laissant augurer d'importants problèmes d'ajout de répéteurs pour les futurs circuits. A court terme (32nm), l'évaluation réalisée dans le cadre d'un flot digital entièrement prédictif montre que les problèmes posés par les délais d'interconnexion ne semblent pas encore jouer un rôle important pour les blocs de faible dimension. Concernant la variabilité des dispositifs, qui affecte tout particulièrement les circuits de type mémoires SRAM, une stagnation à des niveaux non acceptables est observée pour les technologies futures. Cependant, à court terme, des solutions consistant à utiliser des dispositifs faiblement dopés sont identifiées. L'intérêt d'une nouvelle mémoire SRAM, dont le principe réside dans l'utilisation de dispositifs faiblement dopés seulement pour les transistors NMOS, est également démontré.