Gate-Last-Prozessintegration und elektrische Bewertung von High-k-Dielektrika und Metall-Elektroden in MOS-Bauelementen

• Main Author: Endres, Ralf
• Format: Others
• Language: German; German; German; de
• Published: 2011
• Online Access: https://tuprints.ulb.tu-darmstadt.de/2501/1/Dissertation_Teil_1-3.pdf; https://tuprints.ulb.tu-darmstadt.de/2501/2/Dissertation_Teil_2-3.pdf; https://tuprints.ulb.tu-darmstadt.de/2501/3/Dissertation_Teil_3-3.pdf; Endres, Ralf <http://tuprints.ulb.tu-darmstadt.de/view/person/Endres=3ARalf=3A=3A.html> (2011): Gate-Last-Prozessintegration und elektrische Bewertung von High-k-Dielektrika und Metall-Elektroden in MOS-Bauelementen.Darmstadt, Technische Universität, [Ph.D. Thesis]

In der vorliegenden Arbeit wird ein Beitrag für die Weiterentwicklung der siliziumbasierten CMOS-Technologie geleistet. Mit zunehmender Miniaturisierung mikroelektronischer Schaltungen, einer der Haupttriebfedern der technologischen Fortschritte des zwanzigsten Jahrhunderts, stößt das Materialsystem aus Siliziumoxid-Dielektrikum und Poly-Silizium-Elektrode des Gate-Stapels als zentralem Element eines MOS-Feldeffekttransistors an physikalische Grenzen. Der Einsatz alternativer Materialien wie Dielektrika mit hoher Permittivität („High-k-Dielektrika“) und Metall-Elektroden in den Gate-Stapeln von MOS-Bauelementen zukünftiger Technologiegenerationen ist eine Möglichkeit zur Fortführung der Miniaturisierung, verlangt jedoch die Entwicklung neuer Herstellungskonzepte für mikroelektronische Bauelemente. Das Ziel dieser Arbeit ist die Entwicklung und Anwendung eines materialschonenden Herstellungsprozesses sowie die elektrische Charakterisierung und vergleichende Bewertung der hergestellten MOS-Bauelementen und -Schaltungen mit High-k-Dielektrika und Metall-Elektroden. Die Grundidee des entwickelten Herstellungskonzeptes ist es, erst alle schädigenden Prozessschritte bei hoher Temperatur oder in reaktiver Umgebung mit einer unempfindlichen Platzhalter-Struktur (Dummy) durchzuführen und diese dann mit den empfindlichen Materialien des Gate-Stapels wie High-k-Dielektrikum und Metall-Elektrode zu ersetzen („Gate-Last-Verfahren“). Somit können die Materialeigenschaften des Gate-Stapels von der Abscheidung bis zur Fertigstellung des Bauelements ohne prozessbedingte Schädigungen erhalten werden. Für die Entwicklung des Gate-Last-Verfahrens zur Herstellung von MOS-Transistoren müssen neben einer umfangreichen Anpassung von Standardprozessen eine Reihe von Prozessmodulen wie der Schichtaufbau und die Entfernung der Dummy-Struktur neuentwickelt werden. Optimal ist ein Schichtaufbau bestehend aus Poly-Silizium, das mit einer geringen Rauheit in einem Niedertemperatur-Verfahren abgeschieden wird, und thermisch gewachsenen Siliziumoxid, das eine hohe Qualität der Silizium-Oberfläche in Bezug auf Rauheit und Defektdichte nach der Entfernung der Dummy-Struktur ermöglicht. Die Anwendung einer Doppellacktechnik verhindert das Eindringen von Bor-Ionen bei der Implantation der Anschlusszonen eines p-Kanal-Transistors in die Poly-Silizium-Schicht, wodurch eine einheitliche Ätzrate von Poly-Silizium-Schichten auf dem gesamten Substrat erreicht wird. Ein chemisch-mechanischer Planarisierungsprozess für Siliziumoxid-Schichten ist die Schlüsseltechnologie des Gate-Last-Verfahrens und ermöglicht die maßhaltige Übertragung von Form und Lage der Dummy-Struktur auf den Gate-Stapel. Im Rahmen dieser Arbeit wird der Einfluss von Prozessparametern, Poliermitteln, Poliertüchern, Reinigungsverfahren und Layout des Testchips auf die Eigenschaften der planarisierten Schicht untersucht und eine Methode zur Detektion des Endpunkts des Planarisierungsprozesses mittels Oberflächenprofilometrie entwickelt. Optimale Ergebnisse liefert ein zweistufiger Planarisierungsprozess, der die Vorteile von Poliermitteln mit hoher und niedriger Selektivität gegenüber einer Polierstoppschicht unter Ausblendung der Nachteile kombiniert. Die Eigenschaften der planarisierten Schicht werden durch das Einfügen von Stützstellen in das Layout des Testchips verbessert. Für die Herstellung der Metall-Elektrode wird neben der Auswahl geeigneter Metalle ein chemisch-mechanischer Planarisierungsprozess für Wolfram-Schichten entwickelt. Die Integration von Metallen und Metallverbindungen, für die kein geeignetes Poliermittel erhältlich ist, wird am Beispiel der Herstellung von Titannitrid-Elektroden nachgewiesen. Titannitrid wurde als bestes Elektrodenmaterial aufgrund der chemischen Stabilität und der Möglichkeit einer Variation der Austrittsarbeit für den Einsatz in p- und n-Kanal-Transistoren identifiziert. Wolfram-Schichten zeigten sich insbesondere auf Hafniumoxid (HfO2)- und Zirkonoxid (ZrO2)-Schichten als thermisch instabil. Für die Herstellung von MOS-Schaltungen in einem Gate-Last-Verfahren werden verschiedene Isolationsverfahren evaluiert. Klassische Verfahren wie die Grabenisolation (STI) oder die Isolation durch Oxidation von Silizium (LOCOS) genügen dabei den Anforderungen des Gate-Last-Prozesses an die Planarität der Substratoberfläche nicht, so dass eine Guard-Ring-Isolation favorisiert wird. Mit der Verwendung eines Umkehrphotolacks kann die Komplexität eines Herstellungsprozesses für MOS-Kondensatoren in einer Gate-Last-Technik um ca. 60 % im Vergleich zur Herstellung eines MOS-Transistors gesenkt werden, so dass sich dieses Verfahren insbesondere für eine breit gefächerte Untersuchung verschiedener Materialsysteme eignet. Die Skalierbarkeit des Gate-Last-Konzepts wird durch die Herstellung eines Gate-Grabens in der Größenordnung von 100 nm mittels Elektronenstrahllithographie und die Untersuchung der Schichteigenschaften eines High-k-Dielektrikums in dieser Grabenstruktur nachgewiesen. Die Anwendbarkeit des entwickelten Gate-Last-Prozesses wird durch die Herstellung von voll funktionalen MOS-Bauelementen und -Schaltungen mit High-k-Dielektrika wie die Seltenerd-Oxide Gadoliniumoxid (Gd2O3) und Lanthanoxid (La2O3) und die amorphen Materialien HfO2 und ZrO2 sowie Metall-Elektroden aus Wolfram, Wolfram-Titan, Titannitrid, Aluminium, Chrom und Platin gezeigt. Die elektrische Dicke CET der untersuchten Schichten liegt zwischen 0,8 - 4,2 nm und die Permittivität 9,6 - 15, was einem 2,5 - 4-fachen Wert der Permittivität von Siliziumoxid entspricht. Der Leckstrom der untersuchten Bauelemente mit High-k-Dielektrika ist je nach Material um 2-5 Größenordnungen niedriger im Vergleich zu einem Bauelement mit Siliziumoxid-Dielektrikum gleicher elektrischer Dicke. Die höchste Permittivität weisen kristalline Gd2O3-Schichten mit 14-15 auf, da diese eine chemische Stabilität auf einem Silizium-Substrat aufweisen und im Gegensatz zu den amorphen Dielektrika keine Zwischenschicht niedrigerer Permittivität ausbilden. Alle untersuchten Dielektrika weisen keine Hochtemperaturstabilität für T>800 °C auf. Für HfO2- und ZrO2-Schichten wird mittels Rasterkraftmikroskopie die Umwandlung vom amorphen in einen hochleitenden polykristallinen Materialzustand nachgewiesen. Am Beispiel von Gd2O3-Schichten wird der Effekt der prozessinduzierten Schädigung durch Trockenätzprozesse nachgewiesen. Es wird gezeigt, dass der Mechanismus des Ladungseinfangs an Defekten im Volumen in Gd2O3-Schichten Löcher-basiert und in HfO2- und ZrO2-Schichten Elektronen-basiert ist. Die Defektdichte an der Grenzfläche zum Substrat wird mittels Leitwert-Methode und Charge-Pumping-Messungen bestimmt und liegt in der Größenordnung von Dit=0,2-7 E12 cm-2eV-1 und ist abhängig von Abscheideart und Elektrodenmaterial. In Dielektrika mit hoher Defektdichte wird fehlstellenunterstützes Tunneln als dominanter Stromleitungsmechanismus identifiziert, in Dielektrika mit niedriger Defektdichte dominieren direktes und Fowler-Nordheim-Tunneln. Ein Einfluss von weichen dielektrischen Durchbrüchen auf die Steigung der Weibull-Verteilung wird an ZrO2-Schichten nachgewiesen. Messungen des zeit- und spannungsabhängigen dielektrischen Durchbruchverhaltens liefert für HfO2-, ZrO2- und kristallinen Gd2O3-Schichten eine maximale Betriebsspannung VG,MAX>2 V für eine charakteristische Lebensdauer von 10 Jahren. MOS-Transistoren mit Gd2O3-Dielektrikum weisen ein On/Off-Verhältnis von 1E6, eine Unterschwellensteilheit von Sl>94 mV/dec sowie Ladungsträgerbeweglichkeiten µn=110 cm2/Vs und µp=50 cm2/Vs. Gepulste I-V-Messungen zeigen ein verbessertes Transistorverhalten. Der Gd2O3-basierte 21-stufige Ringoszillator schwingt mit einer Eigenfrequenz von f =1,24 MHz.