Cache memory aware priority assignment and scheduling simulation of real-time embedded systems
Les systèmes embarqués en temps réel (RTES) sont soumis à des contraintes temporelles. Dans ces systèmes, l'exactitude du résultat ne dépend pas seulement de l'exactitude logique du calcul, mais aussi de l'instant où ce résultat est produit (Stankovic, 1988). Les systèmes doivent être...
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| Language: | en |
| Published: |
2017
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| Subjects: | |
| Online Access: | http://www.theses.fr/2017BRES0011/document |