I2S-väyläliitynnän toteutus FPGA-piirille
Tutkimuksen aiheena oli tehdä toimiva I2S-väylä protokolla ja tutkia voiko piiriä luoda FPGA-piirille. Piirille tehtiin RTL-toteutus SystemVerilog kovonkuvauskielellä. Sen jälkeen piirille ajettiin FPGA-synteesi Alteran Cyclone 5 GX FPGA-piirille. Suurin kellotaajuus oli 263,5 MHz ja logiikkalohkoja...
| Main Author: | |
|---|---|
| Format: | Others |
| Language: | Finnish |
| Published: |
University of Oulu
2017
|
| Subjects: | |
| Online Access: | http://urn.fi/URN:NBN:fi:oulu-201612303346 http://nbn-resolving.de/urn:nbn:fi:oulu-201612303346 |