The Study of 45 nm Partially Depleted Silicon-on-Insulator devices for low-power and high-performance applications
博士 === 國立清華大學 === 電子工程研究所 === 99 === 為了持續改善元件的性能，元件的尺寸被要求越來越小，部分空乏絕緣層上覆矽近幾年來逐漸被使用於低漏電與高性能元件應用。元件製作於絕緣層上改善了元件間的絕緣能力並且降低了接面電容，藉此容許元件有利於操作在更高的頻率或是在相同頻率下獲得更低的功率消耗。然而，絕緣層也形成了浮體元件，進而衍生出許多與傳統元件不同的複雜與獨特特性。 利用SPICE模擬研究基極與基極間的漏電效應，此漏電隨著閘極的距離縮小急遽的增加，透過離子佈植、矽薄膜厚度與、鑲埋矽鍺與摻雜離子的擴散率的最佳化可使的此漏電降到最低。接著本論文針對後通道漏電提出了後通道臨...
| Main Authors: | , |
|---|---|
| Other Authors: | |
| Format: | Others |
| Language: | en_US |
| Published: |
2011
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| Online Access: | http://ndltd.ncl.edu.tw/handle/86323979472831275742 |