The Study of 45 nm Partially Depleted Silicon-on-Insulator devices for low-power and high-performance applications

• Main Authors: Lo, Hsien-Ching, 羅先慶
• Other Authors: Lien, Chenhsin
• Format: Others
• Language: en_US
• Published: 2011
• Online Access: http://ndltd.ncl.edu.tw/handle/86323979472831275742

博士 === 國立清華大學 === 電子工程研究所 === 99 === 為了持續改善元件的性能，元件的尺寸被要求越來越小，部分空乏絕緣層上覆矽近幾年來逐漸被使用於低漏電與高性能元件應用。元件製作於絕緣層上改善了元件間的絕緣能力並且降低了接面電容，藉此容許元件有利於操作在更高的頻率或是在相同頻率下獲得更低的功率消耗。然而，絕緣層也形成了浮體元件，進而衍生出許多與傳統元件不同的複雜與獨特特性。 利用SPICE模擬研究基極與基極間的漏電效應，此漏電隨著閘極的距離縮小急遽的增加，透過離子佈植、矽薄膜厚度與、鑲埋矽鍺與摻雜離子的擴散率的最佳化可使的此漏電降到最低。接著本論文針對後通道漏電提出了後通道臨界電壓作為監視後通道漏電的指標，此後通道漏電的量測藉由給予基極電壓而得到，經由矽薄膜剩餘厚度、元件井的摻雜濃度與矽薄膜厚度等三個主要的製程最佳化，使的此漏電得到完全的控制。 鑑於元件縮小時仍要維持高的電流越來越困難，論文中提出了雙矽薄膜厚度製程，使得不同的矽薄膜厚度可製作於同一晶圓上。對於n通道元件使用較薄的矽薄膜厚度，而於p通道元件則使用較厚的矽薄膜厚度。此雙矽薄膜厚度製程提供了一個可行的方式，分別對個別元件的矽薄膜厚度最佳化。 除此之外，此論文亦針對非對稱元件加以討論，因為非對稱的源極與汲極摻雜，降低了汲極電場，進而得到了較高的電子遷移率與電流，可用於高效能元件應用，並且非對稱元件提供了較低的功率消耗，可用於低功率元件應用。