RISC/B微架構設計上之差異取捨
碩士 === 逢甲大學 === 資訊科學研究所 === 77 === RISC/B是逢甲大學資研所專為尖端計算機工作站所研製的３２位元RISC型處理機，RI SC/B乃整合RISC設計哲學、階層化記憶體管理、嚴謹切割之導管式作業、取佳化Ｃ編 譯器、高自由度界面設計、和高效益暫存器檔以達到最佳執行效能。於本論文裡，作 者從微觀角度來探討、抉擇一些在設計與建造RISC/B雛型機時所遭遇的主要爭議。任 何的論點將著重於執行...
| Main Authors: | , |
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| Other Authors: | |
| Format: | Others |
| Language: | zh-TW |
| Published: |
1989
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| Online Access: | http://ndltd.ncl.edu.tw/handle/67523891250763451916 |
| Summary: | 碩士 === 逢甲大學 === 資訊科學研究所 === 77 === RISC/B是逢甲大學資研所專為尖端計算機工作站所研製的３２位元RISC型處理機，RI
SC/B乃整合RISC設計哲學、階層化記憶體管理、嚴謹切割之導管式作業、取佳化Ｃ編
譯器、高自由度界面設計、和高效益暫存器檔以達到最佳執行效能。於本論文裡，作
者從微觀角度來探討、抉擇一些在設計與建造RISC/B雛型機時所遭遇的主要爭議。任
何的論點將著重於執行策略與控制策略等的差異取捨。相關的抉擇也一併考慮在內以
確實驗證RISC/B的可行性。
在執行路徑策略方面，有三個關鍵處將被特別重視：多重重疊暫存器檔、快速數值運
算支援、和可測試設計。RISC/B採用雙向鍵列示暫存器檔來降低呼叫／回轉以及本文
轉換等的成本，且本暫存器檔尚能同時被多工作元所分享。然而，此架構在程式編譯
過程中卻極易造成機械碼的相依性，使得RISC/B最佳化Ｃ編譯器或組合語言書寫者頗
不方便。作者在本論文裡嘗試重新調整時序圖並化解雙向鏈列示暫存器檔的臨界路徑
，以解決上述困擾。除此之外，作者更提出一種新的混合基底之MODIFIED BOOTH的乘
演算法。此演算法執行Ｎ＊Ｎ位元乘只要〔３Ｎ／８〕上限個步驟即可。它的設計觀
念乃在於最小成本下與不影響其它指令執行效益下求得適當效能的改進。更甚者非回
存除運算（NON-RESTORE DIVISION）亦能輕易地與此演算法配合。根據初始的設計目
標，RISC/B企求用較少的硬體來內建一高可測試之特性。舉例而言，作者共列示了六
種測試模式，可以於一般狀態下進行RISC/B本身資料路徑的檢查，事實上如此更提高
了處理機、內部邏輯的可控制性與可觀察性。
在RISC/B控制策略所關心的重點則是流程控制機構的選取。有一設計決策面臨了權宜
：一個控制單元應採用硬接方式（HARDWIRED ）還是微儲方式（MICRO STORE ）？大
部份的RISC型處理機皆導向於硬接方式，然而如此卻涉及龐大的除錯成本和中斷機構
的不易處理。於本論文裡，RISC/B處理機則採用了一種頗為恰當的控制方法論，它乃
源自於混合TIME-STATIONARY/DATA-STATIONARY 的技巧以得到對稱性組織的利益。例
如有效的例外處理、很自然的微編碼流程和導管式作業控制訊號的建立，諸如此類皆
能較其它的RISC型處理機好。
藉著許多有效策略的利益，作者已完成並驗證RISC/B微架構設計。基於ECL 設計時序
，RISC/B每個週期為45NS。更憑藉著TIMED PETRI NET 模式的建立，RISC/B在無隱藏
式記憶體錯失下，測得最大執行速率為每個週期執行０．８３５道指令。
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