Oversampled multi-phase time domain bit-error rate processing for transmitter testing

• Main Author: Najafi Nejad Nasser, Rozita
• Other Authors: Zeljko Zilic (Internal/Supervisor)
• Format: Others
• Language: en
• Published: McGill University 2012
• Subjects: Engineering - Electronics and Electrical
• Online Access: http://digitool.Library.McGill.CA:80/R/?func=dbin-jump-full&object_id=107864

High speed serial interfaces (HSSI) are continually pushed toward operating at higher speed to meet the demand for higher bandwidth. As a result, the timing constraints for HSSI devices get tighter. Consequently, HSSI devices experience issues such as timing jitter and bit-errors. This thesis investigates techniques to speed up bit-error rate (BER) and jitter testing of HSSI devices. This work proposes an oversampling-based transmitter test scheme that accelerates transmitter jitter as well as eye diagram testing through the deployment of a multi-phase bit-error rate test circuit (BERT). The proposed scheme creates parallel BERT elements working in conjunction that are able to digitize the input signal jitter behavior in a multi-phase manner. The more phases we deploy the faster the test is completed. We aim to accurately extract the transmitter jitter in time domain and finish the whole transmitter test within tens of milliseconds. This exceeds the performance of [2], which by itself was an improvement from seconds to 100 ms. === Les interfaces sérielles à haute vitesse voient leur vitesse continuellement augmentée afin de satisfaire à des exigences de bande passante sans cesse croissantes. Ces interfaces sérielles doivent donc rencontrer des contraintes temporelles toujours plus serrées. Ceci a pour conséquence l'apparition de problèmes de vacillement et d'erreur sur les bits. Ce mémoire explore des techniques permettant l'accélération des tests de vacillement et de taux d'erreur sur les bits pour les interfaces sérielles à haute vitesse. Nous proposons une méthode de test de transmetteur basée sur le sur échantillonnage qui accélère le test du vacillement et du diagramme de l'oeil par l'utilisation d'un circuit de test de taux d'erreur sur les bits (BERT) multiphase. La méthode proposée fait usage de plusieurs éléments de test en parallèle travaillant ensemble et permet de numériser le comportement du vacillement du signal d'entrée de façon multiphase. Plus le nombre de phases utilisé est élevé, plus rapide est le test. La méthode proposée va au delà de nos résultats obtenus avec les interfaces de disque SATA [2], soit un temps de test passant de quelques secondes à 100 ms. Elle permet en effet d'extraire de façon précise le vacillement dans le domaine temporel et de compléter la totalité du test du transmetteur en quelques dizaines de millisecondes.