Método otimizado de arquitetura de coerência de cache baseado em sistemas embarcados multinúcleos.
A tese apresenta um método de arquitetura de coerência de cache especializado por sistemas embarcados. Um das contribuições principais deste método é apresentar uma proposição de arquitetura CMP de memória compartilhada orientada a padrões de acesso a memória e de um protocolo de coerência híbri...
Main Author: | |
---|---|
Other Authors: | |
Language: | Portuguese |
Published: |
Universidade de São Paulo
2011
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Subjects: | |
Online Access: | http://www.teses.usp.br/teses/disponiveis/3/3142/tde-03042012-082623/ |
id |
ndltd-IBICT-oai-teses.usp.br-tde-03042012-082623 |
---|---|
record_format |
oai_dc |
spelling |
ndltd-IBICT-oai-teses.usp.br-tde-03042012-0826232019-01-22T00:30:25Z Método otimizado de arquitetura de coerência de cache baseado em sistemas embarcados multinúcleos. Optimized method for cache coherence architecture based on multicore embedded systems. Jussara Marândola Kofuji Marcelo Knörich Zuffo Volnys Borges Bernal Stéphane Louise Edson Toshimi Midorikawa Edward David Moreno Ordoñez Concepção de processador Descrição de hardware Padrões de acesso à memória Protocolo de coerência de cache Cache coherent protocol Chip design Hardware description Memory access patterns A tese apresenta um método de arquitetura de coerência de cache especializado por sistemas embarcados. Um das contribuições principais deste método é apresentar uma proposição de arquitetura CMP de memória compartilhada orientada a padrões de acesso a memória e de um protocolo de coerência híbrido. A contribuição principal é a especificação do novo componente de hardware, chamado tabela de padrões, o qual é validado por representação formal e pela implementação da estrutura da tabela de padrões. A partir desta tabela foi desenvolvido um modelo de transação de mensagens do protocolo híbrido que diferencia as mensagens em clássicas e especulativas. A contribuição final apresenta um modelo analítico do custo efetivo de desempenho do protocolo híbrido. This thesis presents the optimized method of cache coherent architecture based on embedded systems. The main contribution of this method presents the proposal of shared memory architecture CMP oriented by memory access patterns and cache coherent hybrid protocol. The cache coherent architecture provided the hardware specification called pattern table which can be validated by formal representation and the first implementation of pattern table. Through pattern table was developed the model of messages transaction to hybrid protocol witch differ the messages in classical and speculative. The final contribution presents the analytic model of effective cost of hybrid protocol performance. 2011-12-01 info:eu-repo/semantics/publishedVersion info:eu-repo/semantics/doctoralThesis http://www.teses.usp.br/teses/disponiveis/3/3142/tde-03042012-082623/ por info:eu-repo/semantics/openAccess Universidade de São Paulo Engenharia Elétrica USP BR reponame:Biblioteca Digital de Teses e Dissertações da USP instname:Universidade de São Paulo instacron:USP |
collection |
NDLTD |
language |
Portuguese |
sources |
NDLTD |
topic |
Concepção de processador
Descrição de hardware Padrões de acesso à memória Protocolo de coerência de cache Cache coherent protocol Chip design Hardware description Memory access patterns |
spellingShingle |
Concepção de processador
Descrição de hardware Padrões de acesso à memória Protocolo de coerência de cache Cache coherent protocol Chip design Hardware description Memory access patterns Jussara Marândola Kofuji Método otimizado de arquitetura de coerência de cache baseado em sistemas embarcados multinúcleos. |
description |
A tese apresenta um método de arquitetura de coerência de cache especializado por sistemas embarcados. Um das contribuições principais deste método é apresentar uma proposição de arquitetura CMP de memória compartilhada orientada a padrões de acesso a memória e de um protocolo de coerência híbrido. A contribuição principal é a especificação do novo componente de hardware, chamado tabela de padrões, o qual é validado por representação formal e pela implementação da estrutura da tabela de padrões. A partir desta tabela foi desenvolvido um modelo de transação de mensagens do protocolo híbrido que diferencia as mensagens em clássicas e especulativas. A contribuição final apresenta um modelo analítico do custo efetivo de desempenho do protocolo híbrido.
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This thesis presents the optimized method of cache coherent architecture based on embedded systems. The main contribution of this method presents the proposal of shared memory architecture CMP oriented by memory access patterns and cache coherent hybrid protocol. The cache coherent architecture provided the hardware specification called pattern table which can be validated by formal representation and the first implementation of pattern table. Through pattern table was developed the model of messages transaction to hybrid protocol witch differ the messages in classical and speculative. The final contribution presents the analytic model of effective cost of hybrid protocol performance.
|
author2 |
Marcelo Knörich Zuffo |
author_facet |
Marcelo Knörich Zuffo Jussara Marândola Kofuji |
author |
Jussara Marândola Kofuji |
author_sort |
Jussara Marândola Kofuji |
title |
Método otimizado de arquitetura de coerência de cache baseado em sistemas embarcados multinúcleos.
|
title_short |
Método otimizado de arquitetura de coerência de cache baseado em sistemas embarcados multinúcleos.
|
title_full |
Método otimizado de arquitetura de coerência de cache baseado em sistemas embarcados multinúcleos.
|
title_fullStr |
Método otimizado de arquitetura de coerência de cache baseado em sistemas embarcados multinúcleos.
|
title_full_unstemmed |
Método otimizado de arquitetura de coerência de cache baseado em sistemas embarcados multinúcleos.
|
title_sort |
método otimizado de arquitetura de coerência de cache baseado em sistemas embarcados multinúcleos. |
publisher |
Universidade de São Paulo |
publishDate |
2011 |
url |
http://www.teses.usp.br/teses/disponiveis/3/3142/tde-03042012-082623/ |
work_keys_str_mv |
AT jussaramarandolakofuji metodootimizadodearquiteturadecoerenciadecachebaseadoemsistemasembarcadosmultinucleos AT jussaramarandolakofuji optimizedmethodforcachecoherencearchitecturebasedonmulticoreembeddedsystems |
_version_ |
1718922348582666240 |