Modelagem e projeto de um gerador de rel?gio local baseado em DCO para MPSoCs GALS

• Main Author: Heck, Leandro Sehnem
• Other Authors: Calazans, Ney Laert Vilar
• Format: Others
• Language: Portuguese
• Published: Pontif?cia Universidade Cat?lica do Rio Grande do Sul 2015
• Subjects: INFORM?TICA; ARQUITETURA DE COMPUTADOR; MULTIPROCESSADORES; CNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO
• Online Access: http://tede2.pucrs.br/tede2/handle/tede/5243

Made available in DSpace on 2015-04-14T14:50:09Z (GMT). No. of bitstreams: 1 453324.pdf: 2410209 bytes, checksum: f4e4dbdab0416563f7afc5fbe9905155 (MD5) Previous issue date: 2013-03-27 === Currently, the use of multiprocessor systems on chip or MPSoCs are a trend in the electronic industry. Increasing numbers of processors and other Intellectual Property Cores (IP Cores) are integrated, which enable massive parallel processing, and allow achieving devices with increased performance. This trend to employ MPSoCs is driven, among other factors, by advances in networks on chip research, due to their higher scalability, when compared to other types of interconnection architectures. On the other hand, there is a growing demand for portable devices, with fierce competition for market shares of smartphones, tablets and ultrabooks, among other devices. However, increased performance in these devices leads to greater energy consumption. Such high consumption rates become a serious problem, because mobile platforms have limited amounts of energy available for immediate use. Therefore, the research of design techniques aimed at energy savings becomes relevant, once the evolution of energy source characteristics does not follow the evolution of electronic devices. Because a considerable amount of energy consumption in synchronous circuits is required for the generation, distribution and maintenance of the clock signal, this work capitalizes on the use of design techniques that avoid employing global clocks. One option to this consists in partitioning a complex electronic system into a set of synchronous modules that communicate asynchronously, in what are called globally asynchronous locally synchronous (GALS) systems. This Dissertation describes a proposal and the detailed design of a local clock generator circuit, which allows to produce and control the operating frequency of each module in a GALS system, the so called processing elements (PEs). This generator provides a mechanism for dynamically changing the module operating frequency (dynamic frequency scaling or DFS), which makes it able to save energy through the elimination of global clock distribution trees, as well as enabling localized reduction of the frequency of modules subject to reduced instantaneous computational demand. The generator was designed in a 65 nm technology from STMicroelectronics. Results from preliminary design evaluation show that the proposed circuit dissipates only 0,058 μW of static power and presents an average dynamic power dissipation around 159 μW. The area taken by the clock generator control circuit is 0,0024 mm2. This represents an area overhead which is only 5% of the area of a minimalist network on chip router. Such results indicate the feasibility of using the proposed generator for driving relatively small MPSoC modules. Thus, the work especially contributes to consolidate the viability of GALS systems. === Atualmente, o uso de sistemas multiprocessados em chip (do ingl?s Multiprocessor System-on- Chip ou MPSoCs) s?o uma tend?ncia na ind?stria eletr?nica. Integram-se n?meros crescentes de processadores e outros m?dulos de propriedade intelectual (do ingl?s Intellectual Property Cores ou IPs), o que habilita processamento paralelo maci?o, e permite o aumento de desempenho de dispositivos. Esta tend?ncia pela utiliza??o de MPSoCs ? movida entre outros fatores pelos avan?os nas pesquisas em redes intrachip, devido ? maior escalabilidade destas, se comparadas a outras arquiteturas de interconex?o. Por outro lado, h? uma crescente demanda por dispositivos port?teis, com competi??o acirrada por fatias nos mercados de smartphones, tablets e ultrabooks, entre outros equipamentos. Contudo, o aumento do desempenho nestes dispositivos leva necessariamente a um maior consumo de energia. Este consumo elevado ? um problema s?rio, pois plataformas port?teis atualmente disp?em de quantidade limitada de energia prontamente dispon?vel. Assim, a pesquisa de t?cnicas de projeto com foco na economia de energia ? necess?ria, visto que a evolu??o da capacidade de fontes de energia n?o acompanha o progresso de dispositivos eletr?nicos no mesmo passo. Dado que parte significativa da energia consumida em circuitos s?ncronos reside na gera??o, distribui??o e manuten??o do sinal de rel?gio, este trabalho baseia-se no uso de t?cnicas de projeto que prescindem do uso de um rel?gio global. Uma op??o consiste em dividir um sistema eletr?nico complexo em um conjunto de m?dulos s?ncronos que se comunicam assincronamente, no que se denomina sistemas globalmente ass?ncronos e localmente s?ncronos (do ingl?s Globally Asynchronous Locally Synchronous ou GALS). Esta disserta??o descreve a proposta e o projeto detalhado de um circuito gerador de rel?gio local, que permite produzir e controlar a frequ?ncia de opera??o de cada m?dulo processador de um sistema GALS, os chamados elementos de processamento (em ingl?s Processing Elements ou PEs). Este gerador disponibiliza um mecanismo para altera??o din?mica de frequ?ncia (em ingl?s Dynamic Frequency Scaling ou DFS), que o torna capaz de economizar energia atrav?s da elimina??o de ?rvores globais de distribui??o de rel?gio e da redu??o localizada da frequ?ncia em m?dulos com pouca demanda computacional instant?nea. O gerador foi projetado em tecnologia 65 nm da STMicroelectronics. Resultados de avalia??es preliminares mostram que o circuito proposto dissipa uma pot?ncia est?tica de apenas 0,058 μW e uma pot?ncia din?mica m?dia de apenas 159 μW. A ?rea ocupada pelo circuito de controle do gerador ? de 0,0024 mm2. Esta sobrecarga de ?rea representa menos de 5% da ?rea de um roteador de rede intrachip minimalista. Tais resultados indicam a factibilidade de uso do gerador proposto em m?dulos relativamente pequenos de MPSoCs. Assim, o trabalho contribui sobretudo para consolidar a viabilidade de sistemas GALS.