| Summary: | Made available in DSpace on 2015-04-14T14:49:19Z (GMT). No. of bitstreams: 1
421786.pdf: 6104492 bytes, checksum: 1d8dad6aa25fe5104f08a43d444e3017 (MD5)
Previous issue date: 2009-08-07 === O avan?o tecnol?gico atual do processo de constru??o de circuitos eletr?nicos possibilita a integra??o de mais de um bilh?o de componentes em um ?nico circuito integrado. Um circuito integrado no estado da arte ? um componente complexo constitu?do por numerosos m?dulos complexos conhecidos como n?cleos de propriedade intelectual. Circuitos integrados modernos cont?m dezenas ou centenas de n?cleos interconectados. Cada vez mais a interconex?o de n?cleos se faz atrav?s de estruturas de comunica??o complexas. Uma forma de organizar estas arquiteturas ? constru?-las sob a forma de uma rede intrachip. O uso de estruturas de comunica??o total ou parcialmente regulares tende a aumentar a escalabilidade e o grau de paralelismo da comunica??o em sistemas integrados complexos. Uma das caracter?sticas mais importantes de uma rede intrachip ? a sua topologia. Este trabalho aborda a verifica??o e a prototipa??o da rede intrachip Hermes-TB. Esta rede emprega topologia do tipo toro 2D bidirecional como forma de alcan?ar baixa lat?ncia e alta vaz?o a um custo de hardware reduzido. A verifica??o do projeto da Hermes-TB foi obtida aqui atrav?s da execu??o da simula??o com atrasos do projeto original, pois a proposta inicial da rede realizou a valida??o do projeto apenas atrav?s de simula??o funcional. Por outro lado a prototipa??o, aqui realizada sobre plataformas baseadas em FPGAs (do ingl?s, Field Programmable Gate Arrays) validou o projeto pela primeira vez em hardware. Ao final deste trabalho p?de-se ent?o confirmar a viabilidade de uso da rede intrachip Hermes-TB em circuitos reais.
|
|---|
