| Summary: | Made available in DSpace on 2015-04-14T13:56:20Z (GMT). No. of bitstreams: 1
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Previous issue date: 2010-03-25 === Atualmente ? poss?vel observar que a ?rea dedicada a elementos de mem?ria em sistemas embarcados (Systems-on-Chip, SoC) ocupa a maior por??o dos circuitos integrados e com o avan?o da tecnologia Very Deep Sub-Micron (VDSM), ? poss?vel integrar milh?es de transistores em uma ?nica ?rea de sil?cio. O fato desta elevada integra??o faz com que surjam novos tipos de defeitos durante a fabrica??o das mem?rias. Assim estes novos desafios exigem o desenvolvimento de novas metodologias de teste de SRAMs capazes n?o s? de detectarem defeitos associados a modelos funcionais, e tamb?m associados a resistive-open defects. Neste contexto, o desenvolvimento de novos e mais eficientes metodologias de teste de mem?ria ? extremamente importante para garantir tanto a qualidade do processo de fabrica??o como o seu correto funcionamento em campo. Assim, o objetivo deste trabalho ? desenvolver uma metodologia de teste que combina um algoritmo simplificado de March com sensores on-chip que monitoram o consumo de corrente est?tica da mem?ria. A avalia??o da viabilidade e efici?ncia da metodologia de teste proposta neste trabalho foi feita baseada em simula??es el?tricas de modelos de falhas aplicadas a um bloco de SRAM. Estas simula??es foram desenvolvidas com HSPICE e CosmosScope em ambiente Synopsys. A partir dos resultados obtidos, foi poss?vel verificar a capacidade de detec??o das falhas permanentes modeladas. A vantagem desta metodologia reside no desenvolvimento de um algoritmo h?brido de teste de mem?rias baseado fundamentalmente nos monitoramentos da tens?o (atrav?s de elementos March) e da corrente est?tica (atrav?s de sensores de corrente on-chip). O resultado desta combina??o ? um novo algoritmo de teste de SRAMs menos complexo, isto ?, capaz de detectar falhas em menor tempo de teste quando comparado com algoritmos existentes, ao passo que garante a mesma cobertura de falhas.
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