Uma nova abordagem para geração automática de propriedades para verificação formal de sistemas digitais em HDL

• Main Author: Silva, Wesley Gonçalves
• Other Authors: Universidade Federal de Santa Catarina
• Format: Others
• Language: Portuguese
• Published: 2014
• Subjects: Computação; Sistemas embutidos de computador; Programas de computador -; Verificacao; Hardware -; Linguagens descritivas; Satelites artificiais
• Online Access: https://repositorio.ufsc.br/xmlui/handle/123456789/122936

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Ciência da Computação, Florianópolis, 2013. === Made available in DSpace on 2014-08-06T17:34:32Z (GMT). No. of bitstreams: 1 323601.pdf: 3499862 bytes, checksum: 6f91e543fd542988c6ea40ea602ad442 (MD5) Previous issue date: 2013 === A flexibilidade de FPGAs baseadas em SRAM é uma opção atrativa para o projeto de sistemas embarcados. Contudo, estes sistemas críticos requerem a verificação funcional do projeto em HDL (Hardware Description Language) para assegurar o seu correto funcionamento. A verificação formal utilizando model checking representa um sistema em um modelo formal que pode ser automaticamente gerado por ferramentas de síntese. No entanto, as propriedades que descrevem o comportamento esperado, necessárias para provadores de modelo, são usualmente elaboradas de forma manual, o que é mais suscetível a erro humano, aumentando custo e tempo de verificação. Este trabalho apresenta uma nova abordagem para geração automática de propriedades para verificação de sistemas descritos em HDL. O estudo de caso industrial é o subsistema de comunicação de um satélite artificial que foi desenvolvido em parceria com o Instituto Nacional de Pesquisas Espaciais (INPE).<br> === Abstract: The flexibility of Commercial-Off-The-Shelf (COTS) SRAM-based FPGAs is an attractive option for the design of embedded systems. However, the functional verification of HDL-based designs is required and is of fundamental importance. Formal verification using model checking represents a system as formal model that are automatically generated by synthesis tools. On the other hand, the properties are represented by temporal logic expressions and are traditionally elaborated by hand, which is susceptible to human errors thus increasing the costs and verification time. This work presents a new method for automatic property generation for formal verification of Hardware Description Language (HDL) based systems. The industrial case study is a communication subsystem of an artificial satellite, which was developed in cooperation with the Brazilian Institute of Space Research (INPE).