Um algoritmo de posicionamento e roteamento de células QCA no esquema de clock USE

• Main Author: Fernandes, Alyson Trindade
• Other Authors: Ferreira, Ricardo dos Santos
• Language: Portuguese
• Published: Universidade Federal de Viçosa 2018
• Subjects: Circuitos lógicos; Autômato celular; Pontos quânticos; Ciência da Computação
• Online Access: http://www.locus.ufv.br/handle/123456789/21665

Submitted by Marco Antônio de Ramos Chagas ([e-mail]) on 2018-09-06T11:01:54Z No. of bitstreams: 1 texto completo.pdf: 17454685 bytes, checksum: 0026537bd59ed06db369cc7f2536bb54 (MD5) === Made available in DSpace on 2018-09-06T11:01:54Z (GMT). No. of bitstreams: 1 texto completo.pdf: 17454685 bytes, checksum: 0026537bd59ed06db369cc7f2536bb54 (MD5) Previous issue date: 2017-08-02 === QCA possui um grande potencial para a construção das novas gerações de circuitos integrados, oferecendo baixo consumo de energia, escalabilidade e alta frequência de processamento. Entretanto, faltam ferramentas de projeto para automatizar etapas como o posicionamento e roteamento de circuitos. Este trabalho apresenta a primeira heurística no esquema de Clock USE capaz de efetuar o posicionamento e roteamento de circuitos combinacionais em nível de porta lógica, por meio da alocação de células QCA. O esquema de clock USE é vantajoso por ser regular7 escalável e universal. O circuito é mapeado em um grafo direto acíclico e posicionado em uma matriz de células QCA. A heurística proposta busca otimizar a area e gerar resultados de forma automatizada em comparação com outros trabalhos7 onde os projetos são feitos manualmente. Os resultados foram validados com o uso da ferramenta QCADesigner. === QCA has great potential for building new generations of integrated circuits, offering low power consumption, scalability and high processing frequency. However, there is a lack of design tools to automate placement and routing of circuits. This work presents the first heuristic in the Clock USE scheme capable of performing the P&R of combinational circuits at the logic gate level, through the allocation of QCA cells. The USE clock scheme is advantageous because it is regular, scalable, and universal. The circuit is mapped to an acyclic direct graph and positioned in an array of QCA cells. The proposed heuristic seeks to optimize the area and generate results in an automated way compared to other works, where the PR are done manually. The results were validated with the use of the QCADesigner tool.