Conception de circuits MMIC BiMOS SiGe appliqués à la synthèse de fréquence fractionnaire
L'intégration des circuits est au centre de l'enjeu lié à la réduction de l'encombrement et des coûts de fabrication des systèmes de télécommunication. Dans les systèmes d'émission et de réception, la génération de fréquence issue de l'oscillateur local va permettre la trans...
| Main Author: | |
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| Language: | FRE |
| Published: |
Université Paul Sabatier - Toulouse III
2003
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| Online Access: | http://tel.archives-ouvertes.fr/tel-00011081 http://tel.archives-ouvertes.fr/docs/00/04/87/73/PDF/tel-00011081.pdf |
| Summary: | L'intégration des circuits est au centre de l'enjeu lié à la réduction de l'encombrement et des coûts de fabrication des systèmes de télécommunication. Dans les systèmes d'émission et de réception, la génération de fréquence issue de l'oscillateur local va permettre la transposition du signal modulé autour de la porteuse vers une fréquence intermédiaire ou vers le signal en bande de base (et inversement pour l'émetteur). La synthèse de fréquence est généralement assurée par une boucle à verrouillage de phase (PLL). L'objectif de ce travail de thèse consiste à réaliser une PLL fractionnaire intégrée en bande X (8 GHz-12 GHz) en technologie BiCMOS. Dans un premier temps, un démonstrateur de PLL à division entière intégrée est présenté, pour lequel nous décrirons les spécifications et les méthodes. Les différents éléments constitutifs de la PLL numérique sont présentés pour lesquels nous évaluerons les spécifications en bruit. Cette étude permet d'établir un bilan de performances mettant en avant l'enjeu des caractéristiques dynamiques et en bruit lors de la conception d'un oscillateur contrôlé en tension. L'étude et la conception de l'oscillateur contrôlé en tension constituent l'objet du second chapitre. Les principes fondamentaux de la conception d'un oscillateur en technologie monolithique sont présentés. La nécessité de simuler correctement les performances du circuit, et tout particulièrement le bruit de phase, est mise en avant. La conception de deux oscillateurs contrôlés en tension est présentée (une topologie parallèle et une topologie série). La méthodologie de conception met en avant la prépondérance du phénomène de conversion de la source de bruit en courant sur la jonction base-émetteur du transistor : l'optimisation du bruit de phase est basée sur la minimisation de cette conversion. Sur la base de l'identification et de la localisation de la source de bruit prépondérante responsable du bruit de phase, nous proposons une solution de polarisation hybride afin de diminuer le bruit de phase en court-circuitant la source de bruit en courant. Une conception d'oscillateur contrôlé en tension à 20 GHz est aussi entreprise sur un concept de topologie push-push permettant d'atteindre un niveau de bruit de phase définissant l'état de l'art pour cette technologie et cette fréquence d'oscillation. Enfin, dans le dernier chapitre, nous étudions la division fractionnaire et décrivons la mise en oeuvre de la PLL toute intégrée : les différents types de circuits de la division fractionnaire sont exposés, et une étude spécifique de la topologie mise en place est présentée. Le bruit de phase de l'ensemble est estimé, mettant en avant la contribution en bruit du filtre qui est particulièrement problématique en solution toute intégrée |
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