Méthodologie de conception automatique pour multiprocesseur sur puce hétérogène

• Main Author: Li, Xinyu
• Language: FRE
• Published: Université Paris Sud - Paris XI 2009
• Subjects: -
• Online Access: http://pastel.archives-ouvertes.fr/pastel-00005864; http://pastel.archives-ouvertes.fr/docs/00/50/14/18/PDF/THESE-XLI-MPSOCmethedology.pdf

La feuille de route d'ITRS Semi-conducteur prévoit que des centaines de processeurs seront nécessaires pour les futures générations du multiprocesseur (MPSoC). La modélisation des multiprocesseurs, le niveau adéquat d'abstraction (TLM, RTL), l'évaluation de la performance et l'exploration d'espace de conception, la vérification et la simulation ou l'émulation sont les sujets actuels de recherche. L'efficacité de conception qui est l'un des défis les plus importants, est un problème de recherche relativement nouveau et ouvert. Nous proposons d'améliorer l'efficacité de conception en augmentant la taille d'IP SSM, et en combinant les techniques d'extension rapide au niveau du système avec multi-FPGA émulateur. Dans la thèse, avoir analysé et comparé les différentes méthodes pour la conception de NoC et de MPSoC, nous proposons une procédure automatique et multi-objective pour NoC au niveau TLM (Transaction Level Modeling). Les critères du timing et de surface du niveau RTL sont explorés mais non limités avec des TLM modèles du NoC dans NoCexplorer. Une méthodologie de la programmation linéaire est fournie comme solution au problème de l'organisation et du dimensionnement de eFPGA reconfigurable pour maximiser l'efficacité du NoC. Notre contribution principale est la procédure automatique pour la conception de MPSoC à grande taille basée sur la réutilisation de SSM IP. Basée sur ce principe, une procédure de conception automatique pour des données parallèles et des traitements en pipeline est proposée pour l'application au traitement du signal sur le multiprocesseur avec NoC, utilisant l'application cryptographique au TDES (Triple Data Encryption Standard) comme un exemple. La synthèse de haut niveau est ajoutée à cette procédure pour la génération de hardware accélérateur, qui permet d'étudier le compromis entre la performance et la surface. OCP-IP NoC benchmarks sont exécutés sur notre multiprocesseur de 48 coeurs et de 672 coeurs pour l'évaluation de performance. Tous les travaux réalisés dans cette thèse rendent possible MPSOC explorer, un projet industriel pour l'exploration de MPSoC à grand taille, soutenu par l'Union Européenne et le gouvernement français.