Échantillonnage non uniforme appliqué à la numérisation des signaux radio multistandard
Cette thèse de Doctorat s'inscrit dans le domaine de la conception de circuits innovants pour la numérisation des signaux radio multistandard. La nouveauté dans ce travail de recherche provient de l'exploration, pour la première fois dans le domaine des systèmes radio, de l'apport de...
| Main Author: | |
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| Published: |
Télécom ParisTech
2009
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| Online Access: | http://pastel.archives-ouvertes.fr/pastel-00004780 http://pastel.archives-ouvertes.fr/docs/00/50/10/85/PDF/manuscrit_these_16022009_Pastel.pdf |
| Summary: | Cette thèse de Doctorat s'inscrit dans le domaine de la conception de circuits innovants pour la numérisation des signaux radio multistandard. La nouveauté dans ce travail de recherche provient de l'exploration, pour la première fois dans le domaine des systèmes radio, de l'apport de l'utilisation des techniques d'échantillonnage non uniforme (NUS, Non Uniform Sampling). L'innovation de recherche apportée concerne l'établissement de formulations analytiques pour le calcul des métriques d'évaluation des performances de la technique NUS et pour le dimensionnement d'un nouveau récepteur radio multistandard avec un convertisseur analogique numérique (ADC, Analog-to-Digital Converter) contrôlé par une horloge non uniforme. Les résultats de cette étude ont conduit à la synthèse d'un filtre anti-repliement unique pour les standards GSM/UMTS/WiFi et à la diminution la fréquence moyenne d'échantillonnage de l'ADC ce qui a permis de diminuer la consommation de puissance de l'ADC et d'éliminer le circuit du contrôle automatique de gain (AGC). L'étude analytique et la conception niveau système ont été complétées par la proposition d'une architecture numérique originale de génération d'horloge non uniforme permettant de s'affranchir des contraintes et limitations des oscillateurs non uniformes proposés dans la littérature. Ce circuit Pseudorandom Signal Sampler (PSS) a fait l'objet d'une synthèse et d'une validation préliminaire sur FPGA puis la conception d'un circuit VLSI en technologie CMOS numérique 65 nm. Les résultats d'implémentation du PSS ont permis d'obtenir, pour un facteur de quantification temporelle égal à 16, une surface active de 470 (µm)², des fréquences moyennes d'échantillonnage pouvant atteindre 200 MHz basées sur un synthétiseur de fréquence qui offre des fréquences jusqu'à 3.2 GHz et enfin une consommation de puissance de 1.45 à 290.4 µW pour des fréquences d'échantillonnage moyennes allant de 1 MHz à 200 MHz. Une validation expérimentale de l'étage de numérisation proposé a été effectuée grâce à la réalisation d'une plate-forme de test composée du circuit générateur PSS dont la sortie contrôle un ADC auquel est appliqué en entrée un signal sinusoïdal de test et d'un PC pour l'acquisition par FIFO mais aussi pour le traitement des données. Les résultats des tests expérimentaux obtenus ont permis de confirmer les résultats théoriques en termes de diminution de la consommation de l'ADC. |
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