ПОСТРОЕНИЕ ТЕСТОВ И ВЕРИФИКАЦИЯ ПОТОКОВЫХ МОДЕЛЕЙ ЦИФРОВЫХ УСТРОЙСТВ НА ЯЗЫКЕ VHDL
Предлагается единый подход к верификации проектов и направленному построению тестовконтроля СБИС, представленных в потоковом виде на уровне RTL на языке VHDL с использованием арифметических, логических операторов и оператора If. Задача построения тестов и верификации проектов решается на основе КНФ-...
| Format: | Article |
|---|---|
| Language: | Russian |
| Published: |
The United Institute of Informatics Problems of the National Academy of Sciences of Belarus
2018-03-01
|
| Series: | Informatika |
| Online Access: | https://inf.grid.by/jour/article/view/299 |
| Summary: | Предлагается единый подход к верификации проектов и направленному построению тестовконтроля СБИС, представленных в потоковом виде на уровне RTL на языке VHDL с использованием арифметических, логических операторов и оператора If. Задача построения тестов и верификации проектов решается на основе КНФ-выполнимости некоторой системы булевых функций. |
|---|---|
| ISSN: | 1816-0301 |