DESCRIPCIÓN MODULAR DE UN ESQUEMA DE CODIFICACIÓN CONCATENADO PARA CORRECCIÓN DE ERRORES CON PROGRAMACIÓN DE HARDWARE MODULAR DESIGN OF SCHEME CODING CONCATENATED FOR CORRECTION ERROR WITH PROGRAMMING OF HARDWARE

• Main Authors: Cecilia E Sandoval Ruiz, Antonio Fedón
• Format: Article
• Language: English
• Published: Universidad de Tarapacá 2008-09-01
• Series: Ingeniare : Revista Chilena de Ingeniería
• Subjects: VHDL; hardware reconfigurable; codificadores; comunicación digital; hardware re-configurable; coders; communication digital
• Online Access: http://www.scielo.cl/scielo.php?script=sci_arttext&pid=S0718-33052008000200005
• ISSN: 0718-3291; 0718-3305

Las comunicaciones inalámbricas requieren el empleo de métodos de corrección de errores sobre los datos transmitidos, usándose generalmente técnicas de codificación Reed-Solomon & Viterbi, por razones de desempeño y seguridad es preferible implementarlos sobre hardware. En este trabajo se presenta el diseño modular de la etapa de codificación de éstos códigos para su concatenación usando VHDL (VHSIC Hardware Descriptor Language), orientado a la implementación sobre tecnología de matriz de compuertas programadas por campo (FPGA), Se inicia con una revisión de los conceptos asociados a la definición de los componentes, y el modelo, descripción del comportamiento, luego la arquitectura es diseñada usando la sintaxis en VHDL y es capturado el diseño de hardware, finalmente se presentan los resultados de síntesis.<br>The wireless communication medium require employing forward error correction methods on the data transferred, where Reed-Solomon & Viterbi coding techniques are utilized, because of performance and security reaso. In this paper we present a modular design of phase encoding these codes for concatenation using VHDL (VHSIC Hardware Descriptor Language) and oriented to implementation with field programmable gate arrays (FPGA). The work besing with a review of code concept and the definition of the components and the model and the description of the behavioral. Later, the architecture is designed and captures using syntax in VHDL, and finally presents the results of synthesis.